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Beschreibung
Se ha presentado una nueva técnica de reducción de potencia denominada Transistor apilado con escalado de tensión (VS-STACK). La técnica propuesta se ha comparado con algunas de las técnicas de reducción de potencia existentes. El resultado muestra una cantidad colosal de reducción del consumo de energía para la puerta NOR de 2 entradas. El consumo de energía se reduce entre un 20% y un 90%. Además, hay una tremenda mejora en el producto de retardo de potencia. Por lo tanto, esta técnica puede utilizarse en circuitos de alta velocidad. El circuito funciona en la región subumbral, lo que es adecuado para aplicaciones que requieren un consumo de energía extremadamente bajo.
Details
| Verlag | Ediciones Nuestro Conocimiento |
| Ersterscheinung | 19. Juli 2022 |
| Maße | 22 cm x 15 cm x 0.4 cm |
| Gewicht | 113 Gramm |
| Format | Softcover |
| ISBN-13 | 9786204996004 |
| Seiten | 64 |
Schlagwörter
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