Redução do tempo de teste durante a concepção para a Testabilidade

Como a tecnologia VLSI está encolhendo continuamente para nós de tecnologia inferior, precisamos de uma técnica eficiente para testes. Agora, confiabilidade e testabilidade são os dois parâmetros importantes no projeto VLSI de hoje. Reduzir o tempo de teste é o maior desafio no DFT (ou teste) baseado em varredura a seqüência que, quando aplicada a um circuito digital, permitirá ao equipamento de teste automático distinguir entre o comportamento correto do circuito e o comportamento defeituoso do circuito causado por defeitos. Agora, as máquinas ATE são máquinas muito caras, ou seja, (i) um maior número de padrões de teste levará mais tempo para ser executado e isso resulta em mais custos. (ii) mais arquitetura de dados para um teste econômico. Portanto, mais volume de padrões exigirá mais capacidade de armazenamento. Um maior volume de padrões requer mais tempo para a operação de digitalização no DUT também. O compilador DFT da Synopsys é usado para gerar o projeto de varredura verificada. A ferramenta ATPG gera vetores que podem detectar o volume necessário de mais memória para armazenar, o que resultará em mais custos. A ferramenta ATPG gera mais tarde um relatório estatístico que nos diz informações de categoria de falhas que temos de interpretar para depurar problemas de cobertura. Melhoria no tempo de teste, reordenando as células de varredura como é o foco principal.