Razrabotka i realizaciq 64-bitnogo MAC-bloka na baze PLIS

V nastoqschee wremq w VLSI razmer, moschnost' i skorost' tehnologii qwlqütsq osnownymi ogranicheniqmi pri proektirowanii lübyh shem. V obychnyh umnozhitelqh zaderzhka budet bol'she, i kolichestwo wychislenij takzhe budet bol'she. Iz-za ätogo skorost' shem, razrabotannyh s ispol'zowaniem obychnyh umnozhitelej, budet nizkoj, i oni budut potreblqt' bol'she änergii. V ätoj knige opisywaetsq blok umnozheniq i nakopleniq s ispol'zowaniem wedicheskogo umnozhitelq i obratimyh logicheskih wentilej DKG. Vedicheskij umnozhitel' razrabotan s ispol'zowaniem sutry Urdhava Triyagbhayam, a summator - s ispol'zowaniem obratimoj logiki dlq wypolneniq wysokoskorostnyh operacij. Obratimye logicheskie zatwory takzhe qwlqütsq suschestwennym ogranicheniem dlq perspektiwnoj oblasti kwantowyh wychislenij. Umnozhitel' Urdhava Triyagbhayam ispol'zuetsq dlq funkcii umnozheniq, chtoby umen'shit' chastichnye produkty w processe umnozheniq i poluchit' wysokuü proizwoditel'nost' pri men'shej ploschadi. Dlq snizheniq änergopotrebleniq ispol'zuetsq obratimaq logika. MAC razrabotan s ispol'zowaniem koda Verilog, modelirowanie, sintez wypolneny w oboih kompilqtorah RTL s ispol'zowaniem Xilinx i realizowany na plate Spartan 3e FPGA.