Progettazione di logica asincrona a basso consumo per decodificatori Viterbi

Questo libro tratta la progettazione della logica asincrona e la sua importanza nella progettazione digitale. La maggior parte dei decodificatori progettati e realizzati oggi sono sincroni. Il problema del clock skew è una sfida importante nella progettazione sincrona. In alternativa, i sistemi asincroni stanno diventando familiari perché non hanno bisogno di un orologio globale, in quanto sono sincronizzati localmente per mezzo di protocolli di comunicazione. L'architettura VLSI asincrona per un decodificatore Viterbi è progettata utilizzando modelli Quasi Delay Insensitive (QDI) e Differential Cascode Voltage Switch Logic (DCVSL). Viene fornita una panoramica dell'implementazione asincrona.