Mémoire SRAM à faible fuite

Je présente quelques techniques pour diminuer la dissipation de la grille et des autres fuites dans les mémoires SRAM submicroniques profondes. Ce livre examine en détail les opérations SRAM. Il passe également en revue les différents mécanismes de fuite intrinsèques des transistors, notamment la faible inversion, l'abaissement de la barrière induite par le drain, la fuite de drain induite par la grille et l'effet tunnel de l'oxyde de grille. Enfin, le livre explore différentes techniques de circuit pour réduire la consommation d'énergie de fuite. Les rapports W/L sont calculés à partir des équations du courant dans les transistors (mode linéaire et mode saturation) pour une opération de lecture-écriture fluide de 0 et 1. J'utilise W1/W3 = 1,5 et W4/W6 = 1,5. J'ai d'abord conçu une mémoire SRAM conventionnelle et observé le courant de fuite dans différentes technologies. En technologie 90 nm, la SRAM conventionnelle présente un courant de fuite de 1,87nA en régime permanent. La méthode de rétention des données en cache gated-ground (DGR-cache) réduit le courant de fuite à 100pA. La méthode Drowsy cache réduit le courant de fuite à 84pA.