Implementación en lógica reconfigurable

Las operaciones aritméticas sobre campos finitos GF (2m) son usadas intensamente en algoritmos criptográficos, códigos de corrección de errores y procesamiento digital de señales. Generalmente estas operaciones se implementan en software. El costo de tales implementaciones es un gran consumo de recursos de memoria y de tiempo del procesador lo que afecta negativamente la eficiencia del procesamiento. Frente a los desarrollos en software de estos algoritmos, se propone en este trabajo la implementación en lógica reconfigurable de un multiplicador por dígitos que mejorará considerablemente la complejidad en espacio y tiempo del circuito. También se presentan las pruebas y resultados de su eficiencia en tiempo y espacio del multiplicador por dígitos.