Filtrado en bucle en el emergente estándar HEVC

Este libro propone el diseño y la arquitectura del filtro de desbloqueo (DBF) que elimina los artefactos de bloqueo en la nueva codificación de vídeo de alta eficiencia (HEVC). El DBF de HEVC emplea dos tipos de filtro, normal y fuerte. En este libro se propone la arquitectura de ambos modos de filtrado. Las memorias distribuidas y las dos rutas de datos aumentan el paralelismo y hacen que la arquitectura sea más eficiente. La arquitectura propuesta se implementó primero en MATLAB 2013®, luego se describió utilizando Verilog en MODELSIM 10.2c® y, finalmente, se sintetizó en Xilinx ISE Design Suite 14.5®. La arquitectura propuesta se describe mediante Verilog y se implementa en FPGA. La arquitectura puede realizar en tiempo real el cálculo de vídeo 4k UHD a 30 fps utilizando 46,65 millones de relojes. El número total de puertas equivalentes de la arquitectura propuesta es de 11,4K para la implementación en la placa Virtex-4 y de 46K para la placa Virtex-5.