Automatiseren van Dummy Fill voor DSM Technologie

De toenemende complexiteit van VLSI-ontwerpen & IC-procestechnologieën verhoogt de mismatch tussen ontwerp en productie. De gelijkenis tussen een op de wafer gefabriceerde schakeling en zoals ontworpen in de lay-out tool wordt zwakker. Procesvariaties, fabricagefouten, etc. vormen nieuwe kosten (doorlooptijd, productiviteit) knelpunten als we het tijdperk van VLSI op nanometerschaal binnengaan. Dit motiveert onderzoek om de voorspelbaarheid en het rendement van VLSI productie te verbeteren, evenals ontwerptechnologie middelen om procesvariaties en lithografische fouten te overwinnen. Een CMP en andere productiestappen in diepe submicron VLSI hebben verschillende effecten op het apparaat en de interconnectiekarakteristieken, afhankelijk van de lokale kenmerken van de lay-out. Om de maakbaarheid en de voorspelbaarheid van de prestaties te verbeteren & om een lay-out uniform te maken met betrekking tot de voorgeschreven dichtheidscriteria, wordt het invoegen van "dummy fill"-geometrieën in de lay-out gedaan. Full chip dummy fill is een iteratief proces, tijdrovend en vergroot de grootte van GDS.