Architektonische Erkundung in Network on Chip (NoC)

Die Entwicklung von eingebetteten Systemen stellt ein Problem für deren Design dar, da diese Systeme einen Kompromiss zwischen ihren Fähigkeiten (Rechenleistung, Dynamik) und den Einschränkungen von eingebetteten Systemen (Siliziumfläche, Stromverbrauch) finden müssen. Die Lösung für das Problem der Rechenleistung besteht darin, auf Multiprozessorsysteme (MPSoCs) umzusteigen. Darüber hinaus wurden On-Chip-Netzwerke entwickelt, um die Grenzen der Kommunikation zu überwinden, wie z. B. Busse, hierarchische Busse und Punkt-zu-Punkt-Busse. Die auf On-Chip-Netzwerken (NoC) basierende Verbindungsinfrastruktur entwickelt sich zu einem bevorzugten Ansatz, um die Kommunikation zwischen den Verarbeitungselementen (PEs) von MPSoCs zu erleichtern. Es ist effizienter, mehrere kleine, spezialisierte oder nicht spezialisierte Prozessoren zu integrieren, die über ein energie- und siliziumeffizientes Netzwerk auf einem Chip (NoC) miteinander verbunden sind, als die Leistung eines einzelnen Prozessors zu steigern. Das Ziel dieser Arbeit ist es, einen Überblick über die architektonische Erforschung von NoCs zu geben.