Logische Zeit @ Arbeit für die Modellierung und Analyse eingebetteter Systeme

Die logische Zeit ist eine entspannte Form der Zeit, die durch synchrone Sprachen gefördert wird, die funktional, elastisch (kann abstrahiert oder verfeinert werden) und vielgestaltig ist. All diese Eigenschaften machen die logische Zeit auch zur Designzeit adäquat, während präzise physikalische Zeitanmerkungen erst in späteren Post-Synthesestufen von Bedeutung sein sollten. Die Clock Constraint Specification Language (CCSL) ist eine konkrete Sprache, die sich der Modellierung und Analyse logischer Zeiteigenschaften widmet. CCSL wurde ursprünglich als Ergänzung für das Zeitmodell des UML-Profils für MARTE definiert. Inzwischen ist sie zu einer vollwertigen domänenspezifischen Modellierungssprache zur Erfassung kausaler, chronologischer und zeitlicher Zusammenhänge geworden. Sie sollte andere syntaktische Modelle ergänzen, um das ihnen zugrunde liegende Berechnungsmodell zu erfassen. Dieses Buch beginnt mit einer Beschreibung der historischen Modelle der Gleichzeitigkeit, die den Aufbau des CCSL inspiriert haben. Dann wird CCSL vorgestellt und verwendet, um Bibliotheken aufzubauen, die sich mit zwei aufkommenden Standardmodellen aus dem Automobilbereich (East-ADL) und dem Avionikbereich (AADL) befassen. Schließlich wird eine beobachterbasierte Technik zur Verifizierung von Esterel- und VHDL-Implementierungen anhand der CCSL-Spezifikationen vorgestellt.Übersetzt mit www.DeepL.com/Translator (kostenlose Version)