Conception de décaleurs de niveau à faible puissance et à haute vitesse pour les systèmes multi-VDD

La consommation d'énergie et les performances de vitesse des circuits VLSI peuvent être optimisées par un certain nombre de méthodologies, les méthodologies qui impliquent la réduction de la tension d'alimentation sont considérées comme des techniques efficaces et efficientes, car la diminution de la tension d'alimentation entraîne une réduction des performances de vitesse et de la consommation d'énergie de la conception VLSI. La meilleure approche, appelée Clustered Voltage Scaling, consiste à sectoriser l'ensemble de la conception en différents blocs ou îlots de tension et tous les blocs sensibles à la vitesse sont exploités avec la tension centrale VDDH pour atteindre la performance de vitesse et les blocs ou îlots sensibles à la faible vitesse peuvent être exploités avec une tension d'alimentation inférieure VDDL pour réduire la consommation d'énergie. Les circuits d'interface clés dans les conceptions multi-alimentations sont les décaleurs de niveau de tension (LS). Les LS agissent comme des traducteurs de tension entre les blocs ou îlots de tension VDDL et VDDH. Ce livre traite du développement de LS à haute performance, capables de passer d'une basse tension à une haute tension et vice versa, en fonction de la tension d'entrée, avec une consommation d'énergie et un délai réduits.